doxygenが Verilogを食ってくれないのは何故か

verilog fpga


煮詰まってきたので現実逃避する。

doxygenが VerilogHDLを食ってくれないのに腹を立てて見る。

以前の調査で Verilog-Perlを使うと Verilogをパースしてくれることを知っているのでこれで何かできねーかなと考える。

参考文献1
Verilog-HDL基本理解 文法からシミュレーション記述まで 脱線 : Verilog-Perlを使う
参考文献2
なつたん: Verilog-Perl

VerilogHDLのパース編

  1. （やった）「Verilog-Perlを使う」の記述を参考に、VerilogHDLの module, input, output, widthを適当に出力させてみる
  2. （やった）Verilog-Perlの出力を適当に手でいじって Graphviz/dotに食わせてみる
  3. （やった）あるmoduleからの in/outの出力を自動化する
  4. （放置中）graphvizへ食わせる .dotファイルを改善し、ブロック図っぽく見えるようにかっこよくする
  5. （放置中）moduleの in/outを graphvizが食える形式にする
  6. （放置中）複数 moduleの出力をマージする
    1. （放置中）あるピンがどこに繋がってるかパースする方法を考える
  7. （やる気ない）doxygenが食えるようにがんばる

VHDLのパース編

  1. （そのうち）VHDLの module, input, output, widthを適当に出力させてみる


適当に切り貼りで Perl書いていたらわけわからんくなってきたので、Perltidyで整形して一息。


うーん、先は長い（本業やれ）


10分間クッキングの作品