Verilog日和

色々焦げているので、楽しく実験。
上司が Quad CPUのマシンのアクセス権をアレンジしてくださったので、
4並列で合成したりして富豪的。

コーディングA->合成A、この間にコーディングB->合成B、合成Bを流すと合成Aが終わる、というような
パイプライン化が出来るので大変素晴らしい。